Lesson 4 — パッケージングからデータセンターまで

Level 1 2026-02-25 軸: 技術 / 構造 / 金流

チップを「くっつける」→ 素材 → 検査 → 繋ぐ → データセンター。バリューチェーンの下流を完走し、Level 1の全体像を完成させる。

1. CoWoS — チップを「くっつける」革命

GPUとHBMは別々のシリコン。これを超高密度に接続するのが先進パッケージング。普通の基板（マザーボード）では配線が太すぎて、HBMに必要な1024bitのバス幅（数千本の接続）を確保できない。

CoWoS（Chip on Wafer on Substrate）

TSMCが開発した先進パッケージング技術。チップとマザーボードの間にシリコンインターポーザ（超微細配線が入ったシリコン板）を挟む。

CoWoS 断面図
GPU
HBM
HBM
HBM
HBM
μバンプ（微細接続）数千本
シリコンインターポーザ
シリコン製だから半導体と同じ微細配線が可能
配線ピッチ: 基板の100倍以上細かい
C4バンプ
パッケージ基板（ABFフィルム使用）
味の素が絶縁フィルムを独占供給
BGA（はんだボール）
マザーボード

なぜCoWoSがボトルネックか

インターポーザはGPU + HBM 4〜8個を全部載せる巨大なシリコン板。

大きい = ウェハから取れる数が少ない + 欠陥に当たる確率が高い = 歩留まりが悪い。

NVIDIAがGPUをいくら設計しても、TSMCのCoWoS生産能力が足りなければサーバーは作れない。

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2. パッケージングの2つの方向

横に並べる
CoWoS
GPU HBM HBM HBM

GPU + HBMをインターポーザ上に横並び

担当: TSMC

課題: インターポーザが巨大 → 歩留まり

縦に積む
TSV（Through Silicon Via）
DRAM 8 DRAM 7 DRAM 6 ... DRAM 1

DRAMチップをシリコン貫通電極で積層 = HBM

担当: SK Hynix、Samsung

課題: 歩留まり = 0.95n層

💡 ロジック vs メモリ — 業界構造が全く違う

Lesson 1で学んだ「設計と製造の分離」はロジック半導体の話。メモリは違う。

ロジック（CPU/GPU）メモリ（DRAM/NAND）
構造設計と製造が分離（水平分業）垂直統合（設計+製造が同じ会社）
設計NVIDIA, Apple, QualcommSK Hynix, Samsung, Micron
製造TSMC, Samsung同じ会社が自社で
なぜ設計が多様 → 万能工場が合理的規格品 → 製造ノウハウが競争力。外注したらコスト差がなくなる

メモリはコモディティ（汎用品）。差別化できるのは製造コストと歩留まりだけ → 製造プロセスを外に出したら終わり。

3. 素材 — 日本企業が静かに握るチョークポイント

⬡ シリコンウェハ

全ての半導体の出発点。純度99.999999999%（イレブンナイン）のシリコン結晶を薄くスライスした円盤。

シリコンの最外殻電子は4個 → 4方向に結合 → きれいな結晶構造。不純物を混ぜる（ドーピング）で導体/絶縁体を制御。

📋 ABFフィルム

先端パッケージ基板の絶縁層。Ajinomoto Build-up Film。あの食品の味の素がアミノ酸研究から開発。

先端チップの基板はガラス繊維を使えない（表面がデコボコになって微細配線ができない）。ABFは低損失 + 耐熱 + 均一性を全て満たす唯一の素材。

🔌 CCL（Copper Clad Laminate / 銅張積層板）

銅箔（配線）+ 絶縁層（樹脂）を交互に何十層も積層した基板素材。

═══╤═══╤═══  ← 銅配線（回路パターン）
───┼───┼───  ← 絶縁層（ABFフィルム or 樹脂+ガラス繊維）
═══╤═══╤═══  ← 銅配線
───┼───┼───  ← 絶縁層
   │   │
  層間接続（ビア）

AI向けは超高速信号が流れるため、絶縁層の品質（信号劣化の少なさ）が特に重要。

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4. テスト — 全数検査とビニング

完成したチップは全数検査する。普通の工業製品なら抜き取り検査で済むが、半導体は違う。

なぜ全数検査か

800億個のトランジスタが全部完璧に動く確率はゼロに近い。製造の全工程でランダムにばらつきが出る：

  • 露光: 光の微妙なブレでパターンが数原子分ずれる
  • エッチング: プラズマの密度が場所によって微妙に違う
  • 成膜: 膜の厚さがウェハの中心と端で微妙に違う
  • 微粒子: クリーンルームでも数nmのゴミは完全には排除できない
ビニング（Binning）— 野菜の等級選別と同じ
同じウェハから
切り出したチップ
→
全数
検査
Sランク
全コア正常・高クロック
→ 最上位製品（高価格）
Aランク
ほぼ正常・一部コア無効化
→ 中位製品
Bランク
欠陥多い・多くのコア無効化
→ 下位製品
不良
→ 廃棄

例: NVIDIAのH100とH800、GeForce RTX 4090と4080は同じシリコンから生まれた兄弟。検査結果でランク分けされているだけ。

テスト装置メーカー

会社本社強み
アドバンテスト日本先端ロジック（GPU/CPU）のテスタで世界トップクラス
テラダイン米国メモリテスタに強い

装置メーカーの構造: ASML（露光装置を作る）と同じで、アドバンテストは「テスト装置を作る」会社。テスト作業自体はTSMCやNVIDIAが自社で行う。

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5. ネットワーク — GPU数千枚を繋ぐ神経

AI学習はGPU 1枚では不可能。数千〜数万枚のGPUを繋いで同時に計算する。全GPUが計算結果を交換して同期するから、ネットワークが遅いと全員が待ち状態になり、計算能力が無駄になる。

メモリウォールと同じ構造の問題

Lesson 1: GPU計算速度 >> DRAMの帯域 → メモリウォール → HBMで解決

Lesson 4: GPU計算速度 >> ネットワーク帯域 → 通信ウォール → 高速ネットワークで解決

「計算は速いのにデータが来ない」という同じパターンが、チップ内（メモリ）でもデータセンター規模（ネットワーク）でも起きている。

通信手段と距離の対応
mm以下
チップ内（SRAM ↔ 演算コア）
銅配線
数mm
チップ間（GPU ↔ HBM）
TSV / CoWoS インターポーザ
~数m
サーバー内〜ラック内
NIC / 銅線イーサネット NVIDIA（Mellanox）, Broadcom
数m〜数km
ラック間〜データセンター間
光トランシーバ + 光ファイバー Coherent, Broadcom, Corning

距離が遠いほど銅線では信号が減衰する → 光に変換して飛ばす必要がある。

NVIDIAがMellanoxを買収した理由

2020年、約70億ドル（約1兆円）でイスラエルのMellanoxを買収。

GPU（計算）+ InfiniBand（通信）をセットで提供 → 「AIデータセンターまるごとNVIDIA」という垂直統合戦略。

GPUだけ速くても通信がボトルネックになる。計算と通信の両方を押さえにいった。

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6. バリューチェーン全体図 — Level 1 完成

Lesson 1〜4で学んだ全てが繋がった。AIチップが生まれてデータセンターで動くまでの全体像。

AI半導体バリューチェーン
設計
NVIDIA, Apple
Qualcomm, AMD
→
製造
TSMC, Samsung
装置: ASML, TEL, Lam
→
メモリ
SK Hynix, Samsung
Micron, Kioxia
→
パッケージング
TSMC (CoWoS)
ASE, Amkor
→
素材
信越化学, SUMCO
味の素(ABF)
→
テスト
アドバンテスト
テラダイン
→
ネットワーク
NVIDIA (Mellanox)
Broadcom, Arista
→
DC
AWS, Azure
Google, Meta

💻 水平分業 = マイクロサービスアーキテクチャ

// 半導体業界 = 究極のマイクロサービス
// 各社が1つの専門領域に特化し、APIで繋がる

DesignService    (NVIDIA)     → 設計データ(GDSII)
FabService       (TSMC)       → シリコンダイ
MemoryService    (SK Hynix)   → HBM
PackagingService (TSMC CoWoS) → パッケージ済みチップ
MaterialService  (信越/味の素) → ウェハ/ABF
TestService      (アドバンテスト) → テスト済み良品
NetworkService   (Mellanox)   → 接続
CloudService     (AWS/Azure)  → エンドユーザーに提供

// 1社でも落ちるとシステム全体が止まる
// → 各ノードがチョークポイントになりうる

📖 このページの用語集

用語正式名称 / 意味一言で
CoWoSChip on Wafer on SubstrateTSMCの先進パッケージング。インターポーザでGPU+HBMを横並び接続
インターポーザInterposerチップ間を繋ぐ超微細配線入りのシリコン板
TSVThrough Silicon Via / シリコン貫通電極シリコンチップを貫通する垂直電極。HBMの積層に使用
ABFAjinomoto Build-up Film味の素が開発した絶縁フィルム。先端パッケージ基板に不可欠
CCLCopper Clad Laminate / 銅張積層板銅箔+絶縁層の積層基板素材
ビニングBinning完成チップを検査結果で等級選別すること
NICNetwork Interface Cardサーバーのネットワーク接続チップ
DPUData Processing Unitネットワーク処理に特化したプロセッサ
InfiniBandInfiniBandGPU間高速通信の規格。NVIDIAが主導
光トランシーバOptical Transceiver電気信号⇔光信号の変換装置。長距離通信に不可欠
イレブンナイン99.999999999%シリコンウェハの純度。9が11個並ぶ

🧠 セルフチェック

Q1: CoWoSでシリコンインターポーザを使う理由は？普通の基板ではなぜダメか？

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HBMとGPUの接続に1024bit（数千本）の配線が必要。普通の基板は配線ピッチが粗すぎて確保できない。シリコンインターポーザなら半導体と同じ微細配線が可能で、100倍以上細かい配線ピッチを実現できる。

Q2: メモリメーカー（SK Hynix等）がTSMCに製造を外注しない理由は？

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メモリは規格品（コモディティ）で差別化できない。競争力の源泉は製造コストと歩留まりのノウハウ。外注すると3社の製品が同じコストになり、秘伝の製造ノウハウも流出する → 競争力がゼロになる。

Q3: 味の素のABFフィルムが先端半導体に不可欠な理由を3つ挙げよ。

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①低損失（超高速信号が劣化しない）②耐熱性（GPU 300W+の発熱に耐える）③均一性（何十層も積層しても膜厚にムラがない）。ガラス繊維入りだと表面がデコボコになり微細配線ができないため、樹脂フィルムのみで全てを満たす必要がある。

Q4: 同じウェハから生まれたチップがRTX 4090とRTX 4080として違う価格で売られる仕組みは？

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ビニング（等級選別）。全数検査で各チップの品質を判定し、全コア正常・高クロックのものを最上位製品（高価格）、一部コアに欠陥があるものはコアを無効化して下位製品（安価格）として販売する。

Q5: NVIDIAがMellanoxを70億ドルで買収した戦略的意図は？

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GPU（計算）だけ速くてもネットワーク（通信）がボトルネックになる。AI学習はGPU数千枚の同期が必要で、通信が遅いと全GPUが待ち状態に。計算+通信をセットで提供する垂直統合戦略。

Q6: バリューチェーン8段階を上流から順に全て挙げ、各段階の代表企業を1社ずつ答えよ。

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①設計(NVIDIA) → ②製造(TSMC) → ③メモリ(SK Hynix) → ④パッケージング(TSMC CoWoS) → ⑤素材(信越化学/味の素) → ⑥テスト(アドバンテスト) → ⑦ネットワーク(Broadcom/Mellanox) → ⑧データセンター(AWS/Google)。1社でも詰まるとシステム全体が止まる。