1. 3つの断面図 — 中身が全く違う
ロジック・DRAM・NANDは全て「トランジスタを使う」が、トランジスタの上に何を載せるかが根本的に異なる。
核心: トランジスタは一番下の1層だけ。その上に10層以上の銅配線が積み重なる。800億個のトランジスタを正しく繋ぐ「都市の道路網」。
電荷を溜める「バケツ」
高く細く立てる
核心: 配線層の代わりに背の高いキャパシタが立っている。1bit = トランジスタ1個 + キャパシタ1個。キャパシタを高く細く作る技術が勝負。
核心: 横に縮めるのではなく縦に200層以上積む。超高層ビルの建設。垂直に深い穴を開ける技術が勝負。EUVは不要。
2. 進化の方向が全く違う
3つの異なる進化戦略
| ロジック（CPU/GPU） | DRAM | NAND | |
|---|---|---|---|
| 進化の方向 | 横に縮める（微細化） | 横に縮める + キャパシタ技術 | 縦に積む（3D化） |
| プロセスノード （2026年） |
最先端: 3nm → 2nm | 1-2世代遅れ: 12-10nm台 ※独自表記: 1a/1b/1c nm |
関係ない 積層数が指標: 200層→300層→400層 |
| EUV必要？ | 必須（ASML依存） | 一部で導入開始 | 不要 |
| 製造の核心技術 | リソグラフィ （パターン描画の精度） |
成膜（デポジション） （高アスペクト比のキャパシタ形成） |
エッチング （200層を貫通する深い穴開け） |
💻 プログラミングで言うと
// ロジックの進化 = コードの最適化（同じ面積でより多くの処理）
function compute() { /* 3nm: 800億トランジスタ */ }
function compute() { /* 2nm: 1200億トランジスタ */ } // 同じ面積で1.5倍
// DRAMの進化 = データ構造の最適化（同じ面積でより多くの記憶）
class MemoryCell { capacitor_height: 10um → 15um → 20um } // バケツを高く
// NANDの進化 = データベースのシャーディング（横ではなく層を増やす）
layers = 128 → 200 → 300 → 400 // テーブルを増やすだけ。スキーマは同じ3. 製造装置が違う → 投資先が変わる
物理構造が違う = 製造に使う装置が違う = どの装置メーカーが恩恵を受けるかが変わる。
製造工程と装置メーカーの対応
| 製造工程 | 何をする | どの半導体で重要 | 主要装置メーカー |
|---|---|---|---|
| リソグラフィ （露光） |
光でパターンを焼き付ける | ロジック（最先端） DRAM（一部） |
ASML（EUV独占） 東京エレクトロン（コータ/デベロッパ） |
| エッチング （削る） |
不要な部分を化学的に除去 | NAND（深い穴開け） ロジック（微細パターン） |
Lam Research 東京エレクトロン |
| 成膜 （デポジション） |
薄い膜を均一に積む | DRAM（キャパシタ形成） NAND（200層の積層） |
Applied Materials KOKUSAI ELECTRIC 東京エレクトロン |
| 検査・測定 | 欠陥がないか確認 | 全て | KLA レーザーテック（EUVマスク検査） |
| CMP （Chemical Mechanical Polishing） |
表面を原子レベルで平坦化 | ロジック（多層配線の平坦化） | 荏原製作所 扶桑化学工業（研磨材） |
| テスト | 完成品の動作確認 | 全て（特にロジック） | アドバンテスト テラダイン |
投資的な意味: 「半導体装置メーカーに投資する」と一口に言っても、ロジック向き（ASML, レーザーテック）、DRAM/NAND向き（Lam, Applied Materials, KOKUSAI）、全方位（東京エレクトロン）で分かれる。どのメモリが伸びるかで恩恵を受ける会社が変わる。
📚 より詳しく
- YouTube: 半導体製造工程の全体像 — リソグラフィ→エッチング→成膜の流れを映像で理解
- Wikipedia: Semiconductor fab — クリーンルームから完成品までの製造フロー
- Wikipedia: 3D NAND — 2D→3Dへの転換と各社の積層数競争の歴史
- Wikipedia: High-κ dielectric — DRAMキャパシタの誘電体材料がなぜ重要か
4. なぜ同じ会社が全部作れないのか
製造技術の専門分化
ロジック・DRAM・NANDは物理構造も製造装置も違う → 各社は1-2種類に特化している。
| 会社 | ロジック | DRAM | NAND | 備考 |
|---|---|---|---|---|
| TSMC | ◎ 世界最強 | ✗ | ✗ | ロジック専業ファウンドリ |
| Samsung | ○ | ◎ | ◎ | 唯一の「全部やる」企業。だが全部で1位ではない |
| SK Hynix | ✗ | ◎ HBM最強 | ○ | メモリ専業 |
| Micron | ✗ | ○ | ○ | メモリ専業（米国唯一） |
| Intel | △ 遅れ気味 | ✗ | ✗ | ロジック。ファウンドリ参入中 |
| Kioxia | ✗ | ✗ | ◎ | NAND専業（旧東芝メモリ。NANDの発明者） |
Samsungが「全部やる」唯一の企業だが、ロジックはTSMCに、DRAMはSK Hynixに、NANDはKioxia/WDと激戦。「何でもできる」は「何でも1位」ではない。投資判断では「何に特化しているか」が重要。
📖 このページの用語集
| 用語 | 正式名称 / 意味 | 一言で |
|---|---|---|
| リソグラフィ | Lithography | 光でパターンを焼き付ける工程。ロジック製造の核心 |
| エッチング | Etching | 化学反応で不要部分を削る。NANDの深い穴開けに重要 |
| 成膜 | Deposition | 薄い膜を均一に積む。DRAM/NANDの積層に重要 |
| CMP | Chemical Mechanical Polishing / 化学機械研磨 | 表面を原子レベルで平坦にする |
| キャパシタ | Capacitor / コンデンサ | 電荷を溜める素子。DRAMの記憶の本体 |
| アスペクト比 | Aspect Ratio | 幅に対する高さの比。DRAMキャパシタやNANDの穴で重要 |
| 3D NAND | Three-Dimensional NAND | メモリセルを縦に積層したNAND。現在200層以上 |
| ワードライン | Word Line | NANDの各層のゲート電極。層数=ワードライン数 |
| チャネルホール | Channel Hole | 3D NANDで全層を貫通する垂直の穴 |
| WFE | Wafer Fab Equipment / ウェハ製造装置 | 半導体製造装置の総称。2026年は$145B規模 |
| TEL | Tokyo Electron / 東京エレクトロン | 日本最大の半導体製造装置メーカー。全工程をカバー |
🧠 セルフチェック
Q1: ロジック半導体の断面で、チップの「高さ」の大部分を占めているのは何か？
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配線層（10層以上の銅配線）。トランジスタ自体は一番下の1層だけ。何十億個のトランジスタを正しく繋ぐ「道路網」がチップの大部分を占める。
Q2: DRAMとロジックで、物理構造の最大の違いは何か？
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ロジックはトランジスタの上に多層配線が載る。DRAMはトランジスタの上に背の高いキャパシタ（コンデンサ）が立つ。このキャパシタに電荷を溜めてデータを記憶する。
Q3: NANDフラッシュがEUVを必要としない理由は？
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NANDは横方向の微細化（パターンを小さくする）ではなく、縦方向に層を積む（3D化）戦略を取っているから。古い露光装置でも200層以上の積層が可能。
Q4: 「エッチング」が特に重要なのはロジック・DRAM・NANDのどれ？ なぜ？
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NAND。200層以上を貫通する「チャネルホール」を開けるため、超深い垂直エッチング（アスペクト比100:1以上）が必要。だからLam Researchのエッチング装置が重要。
Q5: Samsungが「全部作れる」唯一の企業であることは、投資的に強みか？
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一概に強みとは言えない。ロジックではTSMCに、HBM(DRAM)ではSK Hynixにリードされている。「何でもできる」は「何でも1位」ではない。投資判断では各分野での競争力を個別に見る必要がある。